电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 讨论FPGA面试题目

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五彩晶圆（高级）

楼主

发表于2011-7-19 12:21 只看该作者

讨论FPGA面试题目 [复制链接]

用Verilog/VHDL实现一个clock generator 。要求如下：

a、实现2分频和4分频

b、使两个输出时钟的skew尽可能小

c、受外部噪声影响后，该电路功能可以自行恢复

face, clock, color

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仙猫

　俺搅得，如果只做简单的2分频或4分频的话，应该没有什么抗噪声问题。用到PLL之类的IP时才有可能挂掉，这时最好配备能重新复位救活它的逻辑。详情回复发表于 2011-7-20 09:05

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eeleader

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五彩晶圆（高级）

沙发

楼主| 发表于2011-7-19 13:18 只看该作者

外部噪声干扰后，电路可以自动恢复，这个怎么搞，值得研究

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一粒金砂（中级）

板凳

发表于2011-7-19 13:48 只看该作者

等高手，我只会基本的分频器。

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仙猫

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裸片初长成（初级）

4楼

发表于2011-7-19 14:06 只看该作者

　“噪声自行恢复”的说法颇费解，莫非指的是PLL的LOCK掉了之后自动复位？

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常见泽1

7172 帖子	195 TA的资源

五彩晶圆（高级）

5楼

发表于2011-7-19 14:37 只看该作者

刚学FPGA 看不懂

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littleivon

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一粒金砂（中级）

6楼

发表于2011-7-19 23:29 只看该作者

抗噪声就是不挂死的意思。噪声没有了，代码可以恢复工作。

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仙猫

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裸片初长成（初级）

7楼

发表于2011-7-20 09:05 只看该作者

　俺搅得，如果只做简单的2分频或4分频的话，应该没有什么抗噪声问题。用到PLL之类的IP时才有可能挂掉，这时最好配备能重新复位救活它的逻辑。

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