【TI技术文章】：KeyStone存储器架构

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【TI技术文章】：KeyStone存储器架构 [复制链接]

随着全球范围内的海量数据对无线和有线网络的强大冲击，运营商面临着严峻的挑战，他们需要不断推出既能满足当前需求也能满足未来需求的网络。因此，通信基础局端设备制造商在致力于降低每比特成本和功耗的同时，也在不断寻求能够满足当前及至未来需求的核心技术。TI最新推出的新型 KeyStone 多核 SoC 架构能够游刃有余地满足这些挑战。

基于新型 KeyStone 多核 SoC 架构的器件集成了多达 8 个 TMS320C66x DSP CorePac，能够实现无与伦比的定点与浮点处理能力。同时，TI KeyStone 架构拥有众多组件，其中包含全新的 C66x 定点和浮点 DSP 内核、可实现基于标准的优化功能和接口的可配置协处理器、层级存储器架构、TeraNet 交换结构以及可将上述各组件连结在一起的多核导航器。KeyStone 架构具备三个存储等级。每个 C66xCorePac 均拥有自己的一级程序 (L1P) 和一级数据 (L1D) 存储器。另外，每个 CorePac 还拥有局域的二级统一存储器。每个局域存储器均能独立配置成存储器映射的 SRAM、高速缓存，或是两者的组合。本文探讨了 KeyStone 存储器的层级结构，及其将如何与 SoC 架构的其他组件进行连接以实现多核全速处理。