verilog中for语句会综合出什么呢？

wstt

verilog中for语句会综合出什么呢？ [复制链接]

最近看到人家的verilog代码，使用了很多的for语句，有人说这样会综合出很大的逻辑。请教下大神们，这样做到底有哪些弊端呢？

eeleader

在VERILOG语法中，FOR语句是用于测试的描述语言，而不是综合器能识别的电路描述语言！

emukwok

首先，for语句是可以综合的， 其次，在描述电路时用for语句一般是为了使代码更简洁，verilog里面的for并不是C或其他里面的循环 一个简单的例子

1. always@(*)
   begin
   for(i = 1; i < 10; i = i + 1)
   begin A[i] = B[9-i];
   end
   end

复制代码

 就是令A[0] = B[9], .......A[9] = B[0] [ 本帖最后由 emukwok 于 2011-7-8 15:40 编辑 ]

eeleader

回复emukwok:

   你说的是事实吗?

   我怎么看到的for语句都不能综合啊!

emukwok

原帖由 eeleader 于 2011-7-11 08:59 发表 回复emukwok:    你说的是事实吗?    我怎么看到的for语句都不能综合啊!

当然是可以综合的，理解了不用错就行，我自己在写RTL时是大量使用的.....

仙猫

　不同于软件语言的是，硬件描述语言里的for循环是并行展开，所以虽看似代码写得简洁，编译出来的电路规模扩大成了n倍。

　BTW，俺没实际用过verilog，应该是这么个理儿。

eeleader

FOR 语句在VERILOG里面是不可综合的. 在VHDL里面可以综合成逻辑电路(条件是相关赋值是变量)!

sdjntl

for语句的Verilog程序不能综合的，
verilog中的for循环与C语言中的for循环不同，
这个一种电路的硬件行为，
循环几次，
就是将相同的电路复制几次！
想想看占我积很大。

emukwok

关键还是理解吧，verilog里面的for语句只是让代码更简洁些
电路的规模需要自己把握，就像前面的例子里面，对一大把网线进行有规律的赋值那是再方便不过了，比方如果你本身就是要做20个类似的模块，用for就能有效的减少代码量....你们认真看看我的例子大概也就知道了
就这样了.....