请教，如何求两个周期脉冲的时间差

luoyuanhong2008

请教，如何求两个周期脉冲的时间差 [复制链接]

有两个周期脉冲信号a和b，a的频率为1Hz，b频率为100Hz，a与b没有同步关系，现在要求a上升沿到a上升沿之后的第一个b上升沿的时间差，可以借助时钟信号clk--20MHz

eeleader

这个问题可以等效为计数问题。就是求两个两个信号上升沿间系统时钟的个数。不难！

 

你明白了吗？

ppc68

楼上的意思是用计数实现么？那怎么保证是在b的第一个上升沿呢？

supremejowei

A脉冲T0控制，有P1.0入，B脉冲有P1.1入，当检测到P1.0发生上升沿跳变，T0开始计时，同时检测P1.1的跳变情况，当出现上升沿跳变，便终止T0计时，这时你便可以有设定的T0初值和T0终止时的值做差计算得到t。当然你设定T0初值可以简单设为0，便于计算。至于检测端口，用软件实现就可以，if while 等语句，如果单片机具有捕捉功能更简单了。检测时有两种情况考虑，检测到高电平和检测到低电平。如果你的脉冲占空比知道，就不需要考虑这两种情况了，只需要在检测到下降沿跳变时，终止T0,计算t时再加上低电平持续时间即可。

eeleader

楼上的意思是用计数实现么？那怎么保证是在b的第一个上升沿呢？

用系统时钟是可以检测到B的第一个上升沿的。

常见泽1

shi yong 是用计数器么

终极菜鸟

你用的那个单片机PWm最简单的方法！

eeleader

这个用FPGA程序设计也很简单的！

ddllxxrr

下降沿时中断进入，在中断程序里开一个定时器计数，始终扫那个外部脚高电时，停计数器，退出中断程序，则记的就是啦

eeleader

这也是正确的单片机解决办法。如果两个脉冲间隔很小，比如1us, 500ns, 一般的单片机就无能为力了。

luoyuanhong2008

就是在FPGA上实现两个时钟脉冲的时间差。

正如二楼所说，关键是如何判断b信号的第一个上升沿，而且在计数时得保证不能时钟套时钟。

本人用的方法是记录前一时刻的状态和当前状态，当a = 1 and last_a = 0时开始计数，当b = 1 and last_b = 0，计数停止

gz475514589

是实际测量还是要编程计算，实际测量的话直接模拟这两个时钟信号，用示波器就可以读出了，以上愚见，

eeleader

同意楼上的脑筋急转弯的解决方法！