解答FPGA工程师面试第7.8.9题（每日一题）

shilaike

解答FPGA工程师面试第7.8.9题（每日一题） [复制链接]

今天抽点时间上第七题：

你知道哪些常用的逻辑电平？TTL与CMOS电平可以直接互连吗？

常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Couple Logic)、PECL（PSEUDO/POSITIVE EMITTER COUPLED LOGIC)、LVDS（LOW voltage differential signaling)、GTL（Gunning Transceiver logic)、BTL(BACKPLANE TRANSCEIVER LOGIC)、ETL（enhanced transceiver logic)、GTLP（Gunning transceiver logic plus);RS232、RS485（12V,5V,3.3V);TTL和CMOS不可以直接互连，由于TTL是在0.3~3.6V之间，而CMOS则是在12V的有在5V的。CMOS输出接到TTL是可以直接互连的。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或12V。

cmos的高低电平分别为：Vin>=0.7VDD,Vil<=0.3VDD; Voh>=0.9VDD,Vol<=0.1VDD;

ttl的为：Vin>=2.0V,Vil<=0.8V; Voh>=2.4,Vol<=0.4V;

用CMOS可以直接驱动TTL，加上拉电阻后，TTL可以驱动CMOS；

1.当TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平值；

2.OC门电路必须加上拉电阻，以提高输出的高电平值；

3.为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻；

4.在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供漏荷通路；

5.芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强搞干扰能力；

6.提高总线的搞电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰；

7.长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效抵制反射波干扰；

上拉电阻阻值的选择原则包括 ：

1.从节约苏大及芯片的灌电流能力考虑应当足够大，电阻大，电流小；

2.从确保足够的驱动电流考虑应该足够小，电阻小，电流大；

3.对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑：

以上三点，通常在1K到10K之间选取，对下拉电阻也有类似的道理；

OC门电路要输出1时才需要加上拉电阻，不加根本就没有高电平；

在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻。

OC门可以实现线与运算；

OC门就是集电极开路输出；

总之加上拉电阻能够提高驱动能力。

[ 本帖最后由 shilaike 于 2011-5-31 11:28 编辑 ]

shilaike

原帖由 shilaike 于 2011-5-31 11:23 发表 今天抽点时间上第七题：你知道哪些常用的逻辑电平？TTL与CMOS电平可以直接互连吗？常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Couple Logic)、PECL（PSEUDO/POSITIVE EMITTER COUPLED LOGIC)、LVDS（ ...

 

下面是第八题：

IC设计中同步复位与异步复位的区别是什么？

同步复位在时钟沿采复位信号，完成复位动作。异步复位不要求时钟边沿采集，只要复位信号满足条件就复位。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

 

FPGA中，MOORE与MEALEY状态机的特征？（我一直用的MEALEY型的状态机）

Moore型状态机的输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态变化。而Mealey状态机的输出不仅与当前状态值有关，而且与当前输入值有关。

常见泽1

楼主高手  按下做记号 以后要学

shilaike

呵。你也很强嘛。大家都为学习，只要学到就行。。

thmoasmary

学习了，不错

janes1234

天天学习一点