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发表于2011-4-29 09:35 只看该作者

请教一个FPGA控制AD采集的问题。 [复制链接]

最近在做FPGA控制TLC5540进行AD采集的实验，根据5540的时序图可知，结果AD转换后的数字信号需要在2.5个采集时钟后才会输出。
请教在FPGA中如何处理2.5个采集时钟，可否用一计数器?

我看也是3个CLK

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4楼

发表于2011-4-29 10:22 只看该作者

这完全是3个CLK!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

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5楼

楼主| 发表于2011-4-29 11:21 只看该作者

嗯，是3个，谢谢各位啦。
那要不要延时3个Clk，FPGA在采集，还是直接采集呢？

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6楼

发表于2011-4-29 14:53 只看该作者

是3个clk

[ 本帖最后由 stepan 于 2011-4-29 15:44 编辑 ]

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7楼

发表于2011-4-29 16:36 只看该作者

这个图简单理解,就是芯片采集数据后, 延迟3个时钟可以取到有效数据了.

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