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发表于2011-4-25 14:49 只看该作者

关于时序分析中时钟的设置. [复制链接]

请教各位：当系统中有一个20MHz的输入时钟时，经过PLL倍频后，产生一100MHz和一20MHz的内部时钟时，Clock Setting那里如何设置，是不是应填最大的100MHz？

PLL出来的100MHz和20MHz是不是相对于20MHz的输入时钟为衍生时钟？
Individual Clocks是不是如下图设置？

刚刚接触FPGA，还请大家多多帮助！

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谢谢斑竹哈！
程序内部有的是20MHz，有的是100MHz。
所以我就晕了，不知fmax该填什么了。

6892 帖子	0 TA的资源

4楼

发表于2011-4-29 16:38 只看该作者

请按照100MHZ要求就 OK了

满足100MHZ, 肯定也满足20MHZ

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5楼

楼主| 发表于2011-4-30 10:58 只看该作者

嗯。谢谢斑竹啦……

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6楼

发表于2011-5-3 08:53 只看该作者

不客气！

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