那么这两种写法又有啥区别呢

chenzhufly

那么这两种写法又有啥区别呢 [复制链接]

那么这两个有啥区别呢？
reg 【15：0】data
reg  data【15：0】

eeleader

通常都是采用前面的描述方法! 口面这种写法, 应该是不对.

 

如果按照语法来理解:

  reg[15:0] data  表示把data定义为宽度是16位寄存器;

  reg data[15:0]  表示data[15:0](寄存器名)定义为宽度是1的寄存器.

chenzhufly

理解的不完全正确，继续讨论

PS： 两种写法都是对的

还可以这么写
  reg [15:0]data[15:0]

walkerinsky

reg[15:0] data  表示定义为宽度是16位寄存器data;
reg data[15:0]  表示定义为宽度是1的寄存器数组，数组深度为16.
reg [15:0]   data[15:0]  表示定义为宽度是16的寄存器数组，数组深度为16.reg [15:0]   data[15:0]这样的写法，经常是为了声明一个RAM的行为。

[ 本帖最后由 walkerinsky 于 2011-4-22 15:13 编辑 ]

chenzhufly

解释的很好，满分！

wenhuawu

同意！！

eeleader

同意:walkerinsky 意见!

gecuiyan

学习了！！

eeleader

其实, 使用VERILOG 语法的时候,还是严格按照语法定义,不要想当然,否则电路设计出现意想不到的问题!

kingbirdmax

16*1 1*16