【转】 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (Signa

火雨木头

【转】 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (Signa [复制链接]

Abstract
撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。

Introduction
使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)

實際使用SignalTap II時，會發現有些reg與wire可以觀察，有些又無法觀察，在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)中，我利用將reg接到top module的方式來觀察reg，雖然可行，但老實說並不是很好的方式。當初有網友發表評論，說這是因為reg被Quartus II優化掉不見了，導致無法使用SignalTap II觀察，本文整理出完整的reg與wire觀察方法。

全文见：

http://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html

wstt

我真心希望我们论坛的blog可以达到cnblog的水平
其实我们论坛的blog和论坛同步这个很有意思，希望大家可以多写blog，同时发布到对应的版块