为什么STR710的PLL1有输入限制？如果超过了有什么影响吗？

koko1314

为什么STR710的PLL1有输入限制？如果超过了有什么影响吗？ [复制链接]

                                 我的有源晶振是16MHz的，2分频后，输入PLL1，然后倍频16倍，再2分频，输出64MHz给MCLK，相关实验都做过了，没有什么问题，包括高低温的实验。今天再看710的Electrical Characteristics，才发现PLL1的输入为8MHz时，不能倍频16倍，只能在20和12二者之间选择，请问我就是需要64MHz，那么8MHz超过PLL的输入限制，问题大吗？

cometapple

希望楼主澄清一下，你说“PLL1的输入为8MHz时，不能倍频16倍，只能在20和12二者之间选择”的依据是什么？根据你贴出的数据手册的片断，那里只是给出了测试的条件，而不是限制说明。

另外，根据这个片断可以断定你用的是旧的手册(估计为2005年10月的版本)，请到ST的网站上下载新的手册(2007年3月的版本)：http://www.st.com/stonline/books/pdf/docs/10350.pdf

特别要提醒的是：STR710的FLash最高工作频率只能达到50MHz，设置MCLK为64MHz只能在RAM中运行程序。

鸟

                                 对比了新旧版本的PLL1的部分，没有什么变化，“PLL1的输入为8MHz时，不能倍频16倍，只能在20和12二者之间选择”，是因为我看了PDF中“MX[1:0]=’10’ or ‘11’”时，PLL1的范围为3到6MHz，而MX[1:0]=10 or 11时，PLL1倍频为24和16，所以我认为当PLL1输入为8MHz，不能倍频24和16。

wangxiaoyu

                                 而Accessing FLASH in burst mode是内部FLASH的限制，所以认为外部FLASH能跑到64MHz。。。

leijie

根据我的理解PLL1的输入为8MHz时，可以使用“倍频16倍”的选项，但要注意使用内部Flash时不能让MCLK高于50MHz。

至于外部Flash是否能够工作在64MHz的频率下，要根据你的外部Flash器件来决定了。

liushupi

                                 对于浪淘沙您所说的“PLL1的输入为8MHz时，可以使用“倍频16倍”的选项”，我有点不能理解，根据数据手册提供的资料来看，MX[1:0]=10 or 11时，PLL1的输入最小为3MHz，最大为6MHz，而MX[1:0]=10 or 11时，PLL1倍频为24和16。也就是说，当要用24或者16倍频时，PLL1的输入最小为3MHz，最大为6MHz。

mooddog

如果你依据的是在一楼贴出的那张表，我认为表中第三列给出的配置组合只是进行测试时的条件(我在2楼也说过“那里只是给出了测试的条件，而不是限制说明”)，并不代表不能有其他组合，除非有明确的说明，但我没有在其他任何地方找到这样的说明。当然我们也在学习阶段，有可能漏掉了某些细节，所以还需要楼主澄清一下你的断言的根据是什么，是否还有其他的证据？

谢谢！

syq8585

其实16也好，24也罢，对于我来说，越多的选择越好，以前我的产品PLL1输入的是8MHz，我就一直用的是16倍频。前几天看710的数据手册时，才发现一楼贴的图我以前没有关注，对于一个产品来说，必须严格遵守数据手册的规定，所以才发了这个贴子向大家请教，感谢您的回复，在理解上和您的看法有点区别，不过您是ST的专家，所以我以您所说的为准。

再次感谢！

mdice1986

我们将与法国那边的设计人员沟通一下，争取尽快澄清此事，并给出一个准确的结果。

再次感谢！

ruibin_shu

                                 75ns的啊.怎么会到64M?

lysk1229

                                  

pd840228

                                 如果输入的时钟频率为8MHz时，原理上看倍频系数可以取12、16和20，不可以取24，但还需设计师确认，还需要些时间。

雾海飘香

                                  

e729

经过与设计师沟通，楼主在一楼的理解正确，数据手册也是正确的。

即当倍频系数为12和20时，PLL输入时钟只能在3MHz~6MHz之间，当倍频系数为16和24时，PLL输入时钟只能在3MHz~8.25MHz之间；这个限制是为了保证内部电路不会超频。当你选择了倍频系数为12和20或16和24时，内部电路不是简单地对fPLL1乘以12、20、16或24，而是乘以更高的系数，这是为了保证最终产生的时钟稳定可靠。

因此，楼主的设计需要进行一点小的修改：选用4MHz或8MHz的外部有源振荡器，产生fPLL1=4MHz，然后简单地选用倍频系数16，从而得到64MHz的内部时钟。

注：楼主在一楼贴出的表中有另外一个小错：在第一行有关fPLLCLK1的测试条件中，不应为"fPLL1 x 24"，而是"fPLL1 x 20"，这一点将在下个版本中更正。

谢谢！

gql5572