使用同步链处理亚稳态后，仍然可能会出现输入逻辑与输出逻辑不一致的情况吧？？？

eeleader

使用同步链处理亚稳态后，仍然可能会出现输入逻辑与输出逻辑不一致的情况吧？？？ [复制链接]

在处理亚稳态时，很多资料都是说用同步链（多个D触发器）可以大大降低亚稳态问题，我觉得其作用也就是使得下一级的输入是一个确定状态，但并不一定能保证输入信号与同步链后输出信号逻辑是一致的吧？
这样的话，后一级输入仍然是错误的逻辑状态，那避免不避免亚稳态还有什么意义呢?

请各位讨论!

wstt

我认为D触发器链倒是在做延时的时候可以用到，比如滤波造成两路信号时延不同，为保证两路时延相等可以在时延少的那路引入多个D触发器级联。
若是做同步，只需要一个D触发器在output处就可以了，多个有意义吗？
延时一个时钟，该是错的还是错的

tx_xy

使用多个D触发器会可靠降低亚稳态出现的概率，只是降低，并不是消除，fpga有一个指标好像是MTBF，这个指标表征的就是出现亚稳态的概率可接受的范围。这里说的使用多个D触发器，通常一般是使用2个，使用超过2个的话，效果并不会得到明显改善。

to wstt：如果是异步电路做同步的话，一个D触发器并不可靠，这个时候也是需要有两个D触发器级联。

walkerinsky

部分同意TX_XY的观点。
1还有一个问题要说明，亚稳态出现的问题，不是不确定D触发器的输出是1还是0，而是输出出现非1非0的逻辑，而且这个问题会传递到下一级的D触发器。
2使用多个D触发器，通常一般是使用2个，使用超过2个的话，效果会得到明显改善，特别是高速的设计。从计算MTBF的公式就可以看出的，它的概率值会小很多。
3异步电路做同步的？---这个是个不好的说法，亚稳态出现最多的情况，就是在一个D触发器去同步另外的一个时钟域的信号，这只是一个采样过程，不是同步过程。
亚稳态的事情，数字工程师解释不好，其实模拟工程师对这个比较了解。可以GOOGLE一下MEATAL-STABLE，看模拟工程师用两个反向的放大器对亚稳态解释。

eeleader

回复walkerinsky :

       同意你的观点, 你深刻理解这个问题, 能否告诉大家你平时用一个低速时钟处理另一个时钟域内数据,在FPGA中常用的方法拉?

walkerinsky

用一个低速时钟处理另一个时钟域内数据，这里有很多情况，A  处理一个控制信号 B  处理多个信号。时钟的高低速情况又分为满足1 采样定理 2 不满足采样定理。先说明A  处理一个控制信号，满足 采样定理：CLKA两个DFF同步输出，在CLKB两个DFF同步输入，如果需要的话再把信号宽度变为一个CLKB周期。2 不满足采样定理：信号A当DFF0的时钟使用，DFF0的D端接1，Q0端接到CLKB两个DFF（DFF1，DFF2）同步，CLKB的Q2输出接到DFF0的复位，XOR（Q1，Q2）输出。B  处理多个信号，好象除了FIFO，没有好的办法了。

eeleader

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