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eeleader

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五彩晶圆（高级）
楼主
发表于2011-1-18 19:50 只看该作者
 

如何将自己写的verilog模块封装成IP核 [复制链接]

在quartus下，如何将自己写的verilog模块封装成IP核或者类似的黑盒，以防误改，也可以给别人用（但是不想让别人看到源码）?
封装, 如何
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jjjcmxz
能不能具体讲讲  详情 回复 发表于 2011-3-29 16:17
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一粒金砂（高级）
沙发
发表于2011-1-21 13:38 只看该作者
 

综合成网表提供给人家!

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jjjcmxz

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一粒金砂（初级）
板凳
发表于2011-3-29 16:17 只看该作者
 
能不能具体讲讲
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eeleader

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五彩晶圆（高级）
4楼
 楼主| 发表于2011-3-30 08:01 只看该作者
 

最好有例子!

此帖出自FPGA/CPLD论坛
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