Altera的时序约束问题

lzxylwq

Altera的时序约束问题 [复制链接]

有一个62.5Mhz的时钟clk_62M，我用语句 assign  clk_62M_inv = ~clk_62M;生成一个反向时钟。
时钟clk_62M和clk_62M_inv的周期是16ns,我希望把这两个时钟的上升沿的时间约束在7.5-8.5ns之间？
该如何写约束呢？我用的是Altera的TimeQuest。谢谢

tx_xy

楼主的意思是 第一个上升沿在7.5ns到8.5ns之间？

这个应该不难啊  约束时钟的时候 可以指定上升沿的时间的。

lzxylwq

是指两个上升沿之间的时间间隔，在7.5ns到8.5ns之间

speedUp

我觉得楼主可以用create_clock命令来约束clk_62M，然后再用create_generated_clock命令来约束clk_62M_inv，仅供参考。

tx_xy

是这样的话 使用altera的PLL 里面有一个输出使能选项，过7.5~8.5ns的时候，使能输出。

lixinsir

在sdc的handbook 里有介绍，大概看下应该可以很好的解决！

eeleader

楼主的意思用两个时钟去驱动触发电路，要两个电路上升沿的时间保持在半个周期。楼主这种用法我没用过，应该设计异步时钟设计的问题。关于异步时钟设计的问题，最关键在于两个时钟相关电路是否需要传递信号，如果传递信号，在保证设计指标的条件下，怎样保证可靠！

tx_xy

assign  clk_62M_inv = ~clk_62M 他这么来一下 这两个时钟不会是异步时钟的 。

eeleader-mcu

两个系统时钟间约束这样好象不可能吧!