用PLL产生180度的时钟有问题

lzxylwq

用PLL产生180度的时钟有问题 [复制链接]

我在Altera的FPGA里用了一个PLL,希望产生一个相位差为180度的时钟，就是和原来的时钟反向，但发现出来的时钟
和原时钟相位不是我期望的180度。那位知道该怎么办呢 ？谢谢

tx_xy

无图无真相。。。

lzxylwq

这是图片，谢谢

tx_xy

从图上来看 相移不大呀 。
不知道楼主是怎么调用这个PLL滴 或者说是如何配置的 能把界面贴上来么？

lzxylwq

DPLL U_DPLL(
             .inclk0 (clk_62M ),//模块的输入时钟-62.5MHz
             .c0   (clk_125M),//倍频后的输出时钟-125MHz
             .c1   (clk_62M_inv),//反向后的输出时钟-62.5MHz
             .locked (locked  )
                 );
DPLL用的是Quartus II中的I/O中的ALTPLL。
谢谢

lzxylwq

相位差还是比较大的，62.5M的时钟周期是16ns，但相位差是10ns多

tx_xy

在调用IP生成工具产生C0和C1两个输出的时候，参数怎么配置的，我怀疑可能是您参数配的有问题。

lzxylwq

我抓了两张图，分别是c0和c1的配置参数.

tx_xy

看设置应该没问题的 好奇怪 建议楼主到 Altera 官方论坛发个帖子求助 。。。

tx_xy

altera的官方求助还是很快的 第一天发 第二天一般就可以有回复 。

lzxylwq

嗯，好，谢谢

tju_ly

我也遇到了同样的问题，楼主有解了没？