一个模块中多个时钟的问题

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一个模块中多个时钟的问题 [复制链接]

如果一个module中有多个时钟输入信号，这种情况在设计上是否合理？会产生什么问题？如何处理？

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一个模块只能有一个时钟，一般选用最高时钟作为模块的系统时钟，作为触发模块的D触发器的工作时钟，其余时钟都做为信号，供模块时钟使用。低速时钟作为信号供高速时钟采样，系统工作是可靠的！

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一个模块N个时钟输入没有问题的 但是要做好同步 。

eeleader

关键怎样同步! 同步具体的方法是啥?

xieqiang

多时钟域设计问题，还是很要引起注意的，我在看altera handbook的时候也有看到过。笔记里有一句是这样的：
To turn off a clock domain in a synchronous manner, use a synchronous clock enable signal.
在handbook里搜索这个标题Fundamentals of Synchronous Design，会有不少资料。
我以前的一个经验，用系统时钟的分频时钟去驱动一部分程序，最后时序怎么都不满足。就是因为多时钟域问题。这种一般可以设置一个enable信号，当计数到这个分频值的时候，enable开通一下，执行分频时钟的那块程序！