关于verilog语言综合中latch的一些疑问？

eeleader

关于verilog语言综合中latch的一些疑问？ [复制链接]

1：如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。
如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。

我对于上面这条建议的疑问是：“如果IF语句中产生了latch，则IF的条件中最好不要用到算术操作。”为什么不要用算术操作。还有“如果一个变量在同一个IF条件分支中先赎值然后读取，”会产生一个移位寄存器，我理解。为什么“如果先读取，后赎值，则会产生latch。"

最后我想问下：有哪些编码会产生latch。我们应该注意哪些情况来避免无谓的latch的出现。

mr.king

不要让综合器认为是寄存器。如果你本身就希望是寄存器，不用在乎综合成寄存器

b88963767

在用verilog开发小程序，好的！