Verilog Testbench的结构

eeleader

Verilog Testbench的结构 [复制链接]

 

1. module test ;
   
2. reg clk , rst ;
   
3. reg [7:0]  din ;
   
4. reg en ;
   
5. wire [7:0] dout ;
   
6. 
   
7. initial
   
8. begin
   
9.   clk=0;
   
10.   rst=0;
    
11.   en=0;
    
12.   din=8'b0;
    
13.   #10;
    
14.   rst=1;
    
15.   en=1;
    
16.   din=8'b1;
    
17.   #10 din=8'b2;
    
18.   .......
    
19.   end
    
20. always
    
21. begin
    
22.       #10 clk=~clk;
    
23.     end
    
24.   
    
25. dut u1(clk,rst,en,din,dout);
    
26. 
    
27. 
    
28. endmodule