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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-11-9 15:00 只看该作者
 

询问一个输出延时的问题，VERILOG的 [复制链接]

时钟频率为1MHZ，要求得到三个输出脉冲，分别任firen1 firen2 firen3,

三个脉冲的周期都为20ms,占空比1：2。

其中firen2对于firen延时30°，firen3对于firen2 延时30°。

如何用verilog hdl实现？

延时, 如何
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eeleader
分析上面的题目：        时钟频率1MHZ，分频三个输出脉冲，周期20MS，（频率50HZ），占空比1:2 。   上面的题目很好解决，对1MHZ 分频系数20000，OK，可以得到频率50HZ。占空比1：2。就是2000/3  为高，4000/3为低就OK了。   对上面3个脉冲依次延迟30度，对应时间（30/360 X20）ms , 即OK!  详情 回复 发表于 2010-11-11 11:23
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eeleader

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五彩晶圆（高级）
沙发
发表于2010-11-11 11:23 只看该作者
 

分析上面的题目：

       时钟频率1MHZ，分频三个输出脉冲，周期20MS，（频率50HZ），占空比1:2 。

 

上面的题目很好解决，对1MHZ 分频系数20000，OK，可以得到频率50HZ。占空比1：2。就是2000/3  为高，4000/3为低就OK了。

 

对上面3个脉冲依次延迟30度，对应时间（30/360 X20）ms , 即OK!

此帖出自FPGA/CPLD论坛
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