STA后report_timing的报告分析

eeleader-mcu

STA后report_timing的报告分析 [复制链接]

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Report : timing
        -path full
        -delay max
        -max_paths 1
Design : adder_N4
Version: Z-2007.03-SP2
Date   : Tue Nov 13 11:46:02 2007
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Operating Conditions: TYPICAL   Library: umcl18g212t3_tc_180V_25C
Wire Load Model Mode: top

  Startpoint: b[0] (input port clocked by clk)
  Endpoint: s_reg[4] (rising edge-triggered flip-flop clocked by clk)
  Path Group: clk
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adder_N4           suggested_10K         umcl18g212t3_tc_180V_25C

  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock clk (rise edge)                                   0.00       0.00
  clock network delay (ideal)                             0.20       0.20
  input external delay                                    0.67       0.87 r
  b[0] (in)                                               0.04       0.91 r
  i_rca/b[0] (rca_N4)                                     0.00       0.91 r
  i_rca/i_fa_0/b (fa_0)                                   0.00       0.91 r
  i_rca/i_fa_0/i_ha_0/b (ha_0)                            0.00       0.91 r
  i_rca/i_fa_0/i_ha_0/U1/Z (HDEXOR2D2)                    0.15       1.06 f
  i_rca/i_fa_0/i_ha_0/s (ha_0)                            0.00       1.06 f
  i_rca/i_fa_0/i_ha_1/b (ha_7)                            0.00       1.06 f
  i_rca/i_fa_0/i_ha_1/U2/Z (HDAND2D1)                     0.11       1.18 f
  i_rca/i_fa_0/i_ha_1/co (ha_7)                           0.00       1.18 f
  i_rca/i_fa_0/U1/Z (HDOR2D1)                             0.20       1.38 f
  i_rca/i_fa_0/co (fa_0)                                  0.00       1.38 f
  i_rca/i_fa_1/ci (fa_3)                                  0.00       1.38 f
  i_rca/i_fa_1/i_ha_1/a (ha_5)                            0.00       1.38 f
  i_rca/i_fa_1/i_ha_1/U2/Z (HDAND2D1)                     0.14       1.52 f
  i_rca/i_fa_1/i_ha_1/co (ha_5)                           0.00       1.52 f
  i_rca/i_fa_1/U1/Z (HDOR2D1)                             0.20       1.73 f
  i_rca/i_fa_1/co (fa_3)                                  0.00       1.73 f
  i_rca/i_fa_2/ci (fa_2)                                  0.00       1.73 f
  i_rca/i_fa_2/i_ha_1/a (ha_3)                            0.00       1.73 f
  i_rca/i_fa_2/i_ha_1/U2/Z (HDAND2D1)                     0.14       1.86 f
  i_rca/i_fa_2/i_ha_1/co (ha_3)                           0.00       1.86 f
  i_rca/i_fa_2/U1/Z (HDOR2D1)                             0.20       2.07 f
  i_rca/i_fa_2/co (fa_2)                                  0.00       2.07 f
  i_rca/i_fa_3/ci (fa_1)                                  0.00       2.07 f
  i_rca/i_fa_3/i_ha_1/a (ha_1)                            0.00       2.07 f
  i_rca/i_fa_3/i_ha_1/U2/Z (HDAND2D1)                     0.14       2.21 f
  i_rca/i_fa_3/i_ha_1/co (ha_1)                           0.00       2.21 f
  i_rca/i_fa_3/U1/Z (HDOR2D1)                             0.18       2.39 f
  i_rca/i_fa_3/co (fa_1)                                  0.00       2.39 f
  i_rca/co (rca_N4)                                       0.00       2.39 f
  s_reg[4]/D (HDDFFRPQ1)                                  0.00       2.39 f
  data arrival time                                                  2.39

  clock clk (rise edge)                                   4.00       4.00
  clock network delay (ideal)                             0.20       4.20
  clock uncertainty                                      -0.10       4.10
  s_reg[4]/CK (HDDFFRPQ1)                                 0.00       4.10 r
  library setup time                                     -0.02       4.08
  data required time                                                 4.08
  --------------------------------------------------------------------------
  data required time                                                 4.08
  data arrival time                                                 -2.39
  --------------------------------------------------------------------------
  slack (MET)                                                        1.69



请问那个incr和path分别代表什么？path如果是路径的话怎么会有 0.20之类的数据？

eeleader

STA的主要内容
STA工具将DUT分解成不同的时序路径集合后，首先分析每条路径的门延时和线延时，再计算每条路径总的延时。因此，它既可分析给定路径的各种延时信息， 也可用来分析设计者的时序约束是否满足，最终得到一个完整的STA报告。 与STA有关的时序约束主要有时钟周期、时钟扭曲、输入延时和输出延时等。

时钟扭曲
为获得足够的驱动能力，时钟信号到达寄存器之前需要经过多级缓冲器驱动。时钟扭曲是指时钟源到达所有目的寄存器的最大和最小延迟的差值，这个值越小越好。通过约束，高速FPGA的全局时钟扭曲可以做到±0. 1 ns。

寄存器的建立/保持时序分析
寄存器的建立时间是指数据信号在时钟信号到达之前必须保持稳定的最小时间，它约束的是数据路径的最大延时;寄存器的保持时间是指时钟信号到达之后数据信号必须保持稳定的最小时间，它约束的是数据路径的最小延时。

STA的结果通常用时间余量Tslack表示，它是指时序约束和实际分析结果的差值，如果为负，则说明时序不满足。寄存器的建立/保持时间分析如图所示: