关于Clock Gating 的典型问题

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关于Clock Gating 的典型问题 [复制链接]

在我的设计里，内部主要工作时钟是在复位撤销之后才给出的。
我原来的设计期望，在复位撤销的时候，所有的触发器都被异步复位到确定的状态。

但是加入了ClockGating之后，出现了一个问题：
因为ClockGating的加入，导致了复位撤销的时候，时钟是不定态，从而导致了所有的触发器都在复位撤销的时候变成了不定态（Gate仿真的时候）。

我自己觉得，这个问题似乎和ClockGating的时候使用的Latch是没有复位端的Latch有关，不知道有没有大侠遇到过类似的问题，遇到过的给我指导下吧：）

我看所有的关于ClockGating的文档，都是以没有复位端的Latch来做Gating的，不知道可不可以采用带复位端的Latch做Gating，怎样做呢？

eeleader

兄弟，这典型的用CLOCK GATE 作为下一级触发器的输入时钟出现的问题，建议如果修改程序，把所有程序改为系统时钟，全同步设计。然后把CLOCK GATE 做为D触发器的使能端，那么该问题就全面解决了。