请教关于CPLD内部REG到REG的延时问题

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请教关于CPLD内部REG到REG的延时问题 [复制链接]

刚刚使用CPLD，有很多问题不明白，希望各位达人多多指点。

我做了一个30位的计数器，clk约束设定位200MHz。编译报告说，计数器cnt[0]到cnt[1]、cnt[2]、cnt[3]……的延时不满足最高频率要求。

不知道应如何解决。是因为计数器位数太多，导致每一位的扇出过大造成的吗？
希望各位达人能多指教。谢谢。



以下是时序分析报告：

slack         fmax                                              From        to              fromc clk   to clk
-0.568 ns 179.60 MHz ( period = 5.568 ns )  cnt_2[9]    cnt_2[28]  iclk            iclk 5.000 ns 4.291 ns 4.859 ns
-0.568 ns 179.60 MHz ( period = 5.568 ns )  cnt_2[9]    cnt_2[27]  iclk            iclk 5.000 ns 4.291 ns 4.859 ns
-0.568 ns 179.60 MHz ( period = 5.568 ns )  cnt_2[9]    cnt_2[26]  iclk            iclk 5.000 ns 4.291 ns 4.859 ns
-0.568 ns 179.60 MHz ( period = 5.568 ns )  cnt_2[9]    cnt_2[25]  iclk            iclk 5.000 ns 4.291 ns 4.859 ns
-0.568 ns 179.60 MHz ( period = 5.568 ns )  cnt_2[9]    cnt_2[24]  iclk            iclk 5.000 ns 4.291 ns 4.859 ns
-0.555 ns 180.02 MHz ( period = 5.555 ns )  cnt_2[9]    cnt_2[29]  iclk            iclk 5.000 ns 4.291 ns 4.846 ns
-0.446 ns 183.62 MHz ( period = 5.446 ns )  cnt_2[10]  cnt_2[28]  iclk            iclk 5.000 ns 4.291 ns 4.737 ns
-0.446 ns 183.62 MHz ( period = 5.446 ns )  cnt_2[10]  cnt_2[27]  iclk            iclk 5.000 ns 4.291 ns 4.737 ns
-0.446 ns 183.62 MHz ( period = 5.446 ns )  cnt_2[10]  cnt_2[26]  iclk            iclk 5.000 ns 4.291 ns 4.737 ns
-0.446 ns 183.62 MHz ( period = 5.446 ns )  cnt_2[10]  cnt_2[25]  iclk            iclk 5.000 ns 4.291 ns 4.737 ns
-0.446 ns 183.62 MHz ( period = 5.446 ns )  cnt_2[10]  cnt_2[24]  iclk            iclk 5.000 ns 4.291 ns 4.737 ns
-0.433 ns 184.06 MHz ( period = 5.433 ns )  cnt_2[10]  cnt_2[29]  iclk            iclk 5.000 ns 4.291 ns 4.724 ns

eeleader

D触发器之间的组合逻辑电路太多，所以造成有上述现象！

如果要改善上面的现象，请贴出源代码，我们能够仔细分析，帮你

对症下药解决上面的问题！