verilog HDL仿真时报这个错误，是什么原因

eeleader-mcu

verilog HDL仿真时报这个错误，是什么原因 [复制链接]

用modelsim仿真一段简单verilog程序：

module 2_nand(in1,in2,out);
input in1,in2；
output out;
assign out=~(in1&in2);
endmodule

编译时报错：near "module": syntax error

eeleader

module 模块名不能以数字开头啊！

 

 

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