上电时，CPLD管脚有高电平脉冲输出！！！？？？？

eeleader-mcu · 发表于2010-10-16 09:13

上电时，CPLD管脚有高电平脉冲输出！！！？？？？ [复制链接]

用EPM7128,最近发现一个问题，就是上电时，CPLD的引脚输出了一个高电平脉冲，之后就变为低电平。程序中该引脚设置的是低电平输出，理论上是不应该输出高电平的，不知道怎么回事。请高手赐教。
听说在Quartus里是可以设定的，有人知道在哪设定么？
我想上电后让它一直输出低电平，该怎么办？

eeleader · 发表于2010-10-18 12:54

因为，CPLD默认输出高，当上电时，程序没有运行时，CPLD输出高电平，然后程序正常运行，要求该管脚输出低电平，所以该管脚就出现脉冲！请在QUARTUS II 器件配置下面设置，CPLD默认输出电平状态！

hfutdwj · 发表于2010-11-25 19:28

同问.请问版主，具体如何设置，我没找到设置的界面，多谢了

chinatiger11 · 发表于2010-11-25 22:29

CPLD上电的时候，会有一个弱上拉。

hfutdwj · 发表于2010-11-26 10:22

是不是只有加下拉电阻才可以消除这个上电瞬间的弱上拉，必须要通过加硬件的方法才能消除吗？

chinatiger11 · 发表于2010-11-26 11:25

这个问题，我没有详细研究，你可以直接找Altera的技术支持，相信他的解答比我要细致多

Sea_eeworld · 发表于2010-11-27 10:32

在顶层文件里（原理图式的），双击引脚，打开的窗口就有设置默认电平的。

chinatiger11

A built-in weak pull-up resistor pulls all user I/O pins to VCCIO before and during device configuration.
这个是官方的handbook上的解释。

eeleader

Quartus9.0 设置如下:

上面是设置QUARTUS 上下拉电阻的

eeleader-mcu

多谢!

sx2009