4000|3

569

帖子

0

TA的资源

一粒金砂(高级)

楼主
 

关于CPLD的引脚复用问题 [复制链接]

Verilog HDL语言怎么驱动一个引脚为输入输出端口?要求某一时候为输出,某一时候为输入,该怎么编写啊,谢谢啊
此帖出自FPGA/CPLD论坛

最新回复

如果与总线连接,需要考虑,没有输入输出时候,需要赋值高阻态!!!!!!!!1 否则影响总线使用!  详情 回复 发表于 2010-10-14 13:01
点赞 关注
 

回复
举报

531

帖子

0

TA的资源

一粒金砂(高级)

沙发
 
定义为INOUT,用选择语句就好了
此帖出自FPGA/CPLD论坛
 
 

回复

68

帖子

0

TA的资源

纯净的硅(初级)

板凳
 
比如sda为inout口。
inout sda;

assign sda=sda_in_en?1'bz:sda_out;
此帖出自FPGA/CPLD论坛
 
 
 

回复

6892

帖子

0

TA的资源

五彩晶圆(高级)

4
 

如果与总线连接,需要考虑,没有输入输出时候,需要赋值高阻态!!!!!!!!1

否则影响总线使用!

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/
欢迎光临网上店铺!
 
 
 

回复
您需要登录后才可以回帖 登录 | 注册

随便看看
查找数据手册?

EEWorld Datasheet 技术支持

相关文章 更多>>
关闭
站长推荐上一条 1/10 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表