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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-10-11 08:26 只看该作者
 

电路设计中，功耗降低的方法？ [复制链接]

随着电子设计越来越复杂，所需要的逻辑单元越来越多。器件功率越来越大！！！！

怎样在不影响需求前提下，降低器件的功耗，成为大家研究的一项课题!!!!!!!!!!!!!!!1

 

目前我了解的方法：

       降低器件工作频率！

       减少逻辑器件不必要的翻转！

 

 

还有其他方法？大家来一起讨论讨论

设计, 影响
此帖出自FPGA/CPLD论坛

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ddllxxrr
有一个外部中断就可唤醒  详情 回复 发表于 2010-10-12 13:21
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FPGA论坛  CPLD论坛  FPGA教程
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fengzhang2002

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五彩晶圆（中级）
沙发
发表于2010-10-11 09:54 只看该作者
 
采用低功耗器件、采用降低功耗设计和工艺等
此帖出自FPGA/CPLD论坛
 
 
FPGA培训  FPGA设计  verilog教程
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andyandy

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一粒金砂（初级）
板凳
发表于2010-10-11 10:40 只看该作者
 

提高需求分析水平

如果需求允许，让系统的一部分或全部切换到低功耗模式或睡眠模式。
此帖出自FPGA/CPLD论坛
 
 
 
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linhaiqing60

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TA的资源

纯净的硅（初级）
4楼
发表于2010-10-11 15:14 只看该作者
 
代码的编写也可以降低功耗，就像ls的那位说的那样，让没有工作的模块进入到睡眠模式，比如说将该模块的clk拉低。
此帖出自FPGA/CPLD论坛
 
 
 
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sjl2001

1908

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五彩晶圆（高级）
5楼
发表于2010-10-12 10:00 只看该作者
 
选型上也得考虑低功耗的器件
此帖出自FPGA/CPLD论坛
 
 
 
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ddllxxrr

1万

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16

TA的资源

版主
6楼
发表于2010-10-12 13:21 只看该作者
 

用单片机的各种休眠模式

有一个外部中断就可唤醒
此帖出自FPGA/CPLD论坛
个人签名http://shop34182318.taobao.com/
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