电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › Debussy编译出现问题，为什么？？？？

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五彩晶圆（高级）

楼主

发表于2010-9-28 19:58 只看该作者

Debussy编译出现问题，为什么？？？？ [复制链接]

有个模块Debussy编译老是会出现问题，
illegal output port on inst .. port ..，其中..是模块名称和模块端口。
但是感觉自己没有什么错误，不知道怎么搞的？
自己也是设置的verilog2001的。其他真的没有想出来。

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eeleader-mcu

这个我无法帮你解决，需要出示代码。或则你在MODESIM 上仿真，也是解决问题之道。或在QUARUS II 或ISE 上的自带综合器上编译，看提示问题报告！！！！！！！！！！！！！然后分析！！！！！！！！！详情回复发表于 2010-9-30 08:45

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eeleader-mcu

569 帖子	0 TA的资源

一粒金砂（高级）

沙发

发表于2010-9-30 08:45 只看该作者

这个我无法帮你解决，需要出示代码。或则你在MODESIM 上仿真，也是解决问题之道。

或在QUARUS II 或ISE 上的自带综合器上编译，看提示问题报告！！！！！！！！！！！！！

然后分析！！！！！！！！！

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