关于ise ，求助

qd0090

关于ise ，求助 [复制链接]

最近调试一段程序，synthesize是没有问题的，但是当implement的时候，出现如下warning WARNING:NgdBuild:1012 - The constraint <NET "ld_out[1]" LOC = P15;> [top.ucf(49)] is overridden on the design object XLXI_2/ld_out<1> by the constraint <NET "test[1]" LOC = N1;> [top.ucf(74)]. 一查io配置才知道，ise改变了我的管教配置！ 这些管脚有的目前没什么用，有的目前是和其他的一个管脚状态一直相同，但是对于我目前的测试都是有用的！ 请问各位高手，如何能够让ise不要改我的管教配置？ 还有，一些信号没有改变，所以ise将其优化到地上后者是vcc上，能否不对这些管教进行优化？ 呵呵，请指教！

chenzhufly

需要从电路的角度来考虑这个问题

 

输入和输出是对应的，如果只输入无输出，或者无输入有输出

 

都是冗余电路，是没有任何用处的，当然是会被优化的

eeleader

软件一般是不改变配置的。只有这种情况，软件需要修改你的配置：

 

1。 你使用IO脚是FPGA 芯片的特殊管脚，需要做配置用；

2。 你使用IO脚在FPGA芯片的专用接口管脚，需要用做专用接口时序。

lelee007

设置optimize呗，别让ISE瞎优化

不用的管脚最好设置成高阻输出，免得外部连有其他的电路的时候，意外烧毁FPGA IO block