简单问题反映功底，下面的问题是为啥？

eeleader

简单问题反映功底，下面的问题是为啥？ [复制链接]

说明一下：clk_in是从EP1C6的引脚输入的外部时钟,125MHz。
          clk_out是从EP1C6的引脚向外输出的时钟，也是125MHz。
module a(
         clk_in,
         clk_out
         )
input  clk_in; 
output clk_out;
assign clk_out = clk_in;
endmodule

 

为啥？上面的代码要被QUARTUS 优化？一直搞不懂！