顶层模块例化一个好风格

eeleader

顶层模块例化一个好风格 [复制链接]

verilog顶层模块在例化时最好注解信号输入输出,这样方便理解
 .trn_clk( trn_clk_c ),                   // I0 e+ V! r8 j; t1 `3 L
      .trn_reset_n( trn_reset_n_c ),           // IFPGA设计网论坛 专业FPGA设计论坛; j6 Y1 G) G6 g& T* |+ S  y
      .trn_lnk_up_n( trn_lnk_up_n_c ),         // Iwww.fpga-design.net2 s: u% S+ J( [
www.fpga-design.net0 J& }- X# N9 ]/ x. c& ~
      // Tx Local-Link* s6 v& U( Y9 T2 r

     .trn_td( trn_td_c ),                     // O [63/31:0]
     .trn_trem( trn_trem_n_c ),               // O [7:0]
     .trn_tsof_n( trn_tsof_n_c ),             // O

andyandy

as you think!