verilog与VHDL混合编程

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verilog与VHDL混合编程 [复制链接]

ISE，QII 目前流行的所有编译软件都支持混和编程。混合编程方法很简单。如果VHDL调用VERILOG 语言书写的模块。我们在VHDL语言按照元件调用的方式，把该模块声明一下。如果VERILOG语言书写方式调用VHDL模块，在VERILOG语言中按照VERILOG调用的格式声明VHDL语言模块即可。

  另一种简单的调用方法：把VHDL或VERILOG语言生成符号供原理图调用即可。

 

践行者

verilog调用vhdl，直接在verilog中例化vhdl模块提示出错啊

FPGA迷

Verilog里面调用VHDL或者VHDL里面调用Verilog都是可以的
不过有时候仿真软件有限制，
像Altera的Modelsim-Altera就有此限制，不能混合调用。