一个fpga的编译软件QII解决方案

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一个fpga的编译软件QII解决方案 [复制链接]

问题：

用QII编写了一段模块代码，然后又编写了一段它的测试模块源代码，这一，两段代码分开编译都没有问题，但是当在同一个工程里编译时就出现了错误。哪位高手能指点一下吗？模块之间怎么调用以及调用的格式？源代码是这样的
1）  module div_2(reset,clk_in,clk_out);
     input clk_in,reset;
     output clk_out;
     reg  clk_out;

     always@(posedge clk_in)
          begin
               if(!reset)
                    clk_out=0;
               else
                    clk_out=~clk_out;
          end
endmodule

2）`timescale 1ns/100ps
`define   clk_cycle 50
module  Verilog2;
reg clk,reset;
wire clk_out;
always  #`clk_cycle  clk=~clk;
initial
           begin
              clk=0;
              reset=1;
              #10 reset=0;
              #110 reset=1;
              #100000  $stop;
           end
   div_2 m0(.reset(reset),.clk(clk),.clk_out(clk_out));
endmodule

 

分析： 问题是QII 的综合软件不支持对测试语句的综合，所以用QII编译会报错，如果用MODESIM对整个代码编译，应该不会出现问题的。