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一粒金砂(高级)

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用VHDL实现在一个信号的下降沿之后开始计数 [复制链接]

VHLD实现在一个信号的下降沿之后开始计数。
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           |  |  |  |  |  |  |  |  |  |  |  |  |  |  |  |
clk  -----    --    --    --    --    --    --    --    ------


               ---------------                           --------
              |                  |                        |
busy -----                     --------------------

如图:在busy信号下降沿到来之后,对其低电平进行计数。

 

IF (Rst='1') THEN

     CNT:=0;

ELSIF Clk'EVENT AND Clk='1' THEN

   busy_reg<=busy;

 IF( busy_reg_reg='1') and (busy='0') THEN

   cntout<=Cnt;

else

 if  (busy='0') then

    Cnt:=Cnt+1;

 end if;

end if;

end if;

 

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