FPGA设计基础----D触发器

eeleader

FPGA设计基础----D触发器 [复制链接]

一个使能端为E的D触发器：工作原理是：

当E=0时：控制门被封锁，触发器保持原态不变。Ｑn＋1=Ｑn
当E=1时：控制门开启，Ｑn＋1=D（E=1时），
那么上电的时候输出Q为什么状态呢？ 也就是说Ｑn是什么状态呢？

 

Q是输出为0。