VHDL语言实现数据选择器

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VHDL语言实现数据选择器 [复制链接]

SIG_DOUT <= SIG_DINS(SIG_IDX);                --多路输入，单路输出 
 SIG_DOUTS(SIG_IDX) <= SIG_DIN;                --单路输入，多路输出

 

CASE   State  IS

 

WHEN  IDLE=>

 

    ----

WHEN  Delya=>

  --

WHEN  OTHERS=>

 

 

IF (SEL='1')

  A<='1';

ELSE

 A<='0';

END IF;

 

上面都是VHDL语言实现数据选择器的方法