Verilog 运算符号的分析

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Verilog 运算符号的分析 [复制链接]

module test(in, out);
input        [0:3] in;
output        [0:5] out;
        assign out[0] = ∈
        assign out[1] = ~∈
        assign out[2] = | in;
        assign out[3] = ~| in;
        assign out[4] = ^ in;
        assign out[5] = ~^ in;endmodule
中间红色的那块

& in  相当于 等效于out[0]=（((in[0]&in[1])&in[2])&in[3]）; 与

~&in 相当于 等效于out[1]=~（((in[0]&in[1])&in[2])&in[3]）;与（按位取反）
| in   相当于 等效于out[2]=~（((in[0]|in[1])|in[2])|in[3]）;  或

^ in  相当于 等效于out[2]=（((in[0]^in[1])^in[2])^in[3]）;  异或

~^in 相当于 等效于out[2]=^（((in[0]^in[1])^in[2])^in[3]）;  异或(按位取反）