建立XILINX FPGA开发中的ModelSim仿真环境方法

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建立XILINX FPGA开发中的ModelSim仿真环境方法 [复制链接]

FPGA的开发中，仿真环节是必不可少的，而ISE自带的仿真工具只能仿真一些简单的HDL代码，无法仿真使用Coregen生成的IP，这个时候最简单的方式就是使用ModelSim。本文介绍如何在Xilinx FPGA开发环境中，建立ModelSim仿真环境。其实方法有多种，这里使用ISE的命令行方式以及图像界面方式，分别针对ISE/EDK9.1.X和ISE10.1.03/EDK10.1.X，介绍将ModelSim的仿真环境搭建起来。



1）命令行方式，ISE/EDK9.1.0X与ModelSim6.3se

    编译xilinx公司的库，编译方法如下：
    (1)安装ModelSim。比如我安装到了E:\Software\modelsim63se\ 这个目录里。
    (2)建两个空目录用来存放编译好的库。我的目录是E:\xilinx_lib_me\ise\和E:\xilinx_lib_me\edk\。
    (3)编译ISE的库。进入Dos命令行界面，敲入：

    compxlib -s mti_se -arch all -l all -lib all  -w -o E:\xilinx_lib_me\ise\ -smartmodel_setup -p E:\Software\modelsim63se\

    当然，更好的做法是用批处理文件。用任意文本编辑器，把这行命令拷贝到一个新文件里，保存为xxx.bat的批处理文件。然后运行它就可以了。

    等待电脑编译完成。如果没有报错，这步就OK。在你输入Dos命令所在的当前目录里，已经生成了modelsim.ini文件，打开这个文件把[Library]下面的这几行复制到ModelSim安装目录下的modelsim.ini的[Library]下面。
    UNISIMS_VER = E:\xilinx_lib_me\ise\unisims_ver
    UNI9000_VER = E:\xilinx_lib_me\ise\uni9000_ver
    SIMPRIMS_VER = E:\xilinx_lib_me\ise\simprims_ver
    XILINXCORELIB_VER = E:\xilinx_lib_me\ise\XilinxCoreLib_ver
    AIM_VER = E:\xilinx_lib_me\ise\abel_ver\aim_ver
    CPLD_VER = E:\xilinx_lib_me\ise\cpld_ver
    UNISIM = E:\xilinx_lib_me\ise\unisim
    SIMPRIM = E:\xilinx_lib_me\ise\simprim
    XILINXCORELIB = E:\xilinx_lib_me\ise\XilinxCoreLib
    AIM = E:\xilinx_lib_me\ise\abel\aim
    PLS = E:\xilinx_lib_me\ise\abel\pls
    CPLD = E:\xilinx_lib_me\ise\cpld


    需要注意的是ModelSim安装目录下的modelsim.ini是只读的，要先把它的只读属性去掉。
    到此这步完成！


    命令参数说明（可以跳过不看）：
    compxlib -s -f
    [-l ]
    [-o ]
    [-w]
    [-p ]

    对照上面的命令行，很容易明白各个参数的含义。-p是指定你的ModelSim可执行文件的目录。如果该路径在你系统环境变量PATH有，也可以不添加。

    (4)编译EDK的库。还是Dos命令行界面，输入：

    compedklib -o E:\xilinx_lib_me\edk\ -X E:\xilinx_lib_me\ise\ -exclude deprecated

    也可以使用批处理。
    然后是等待。直到出现100% complete, 0 errors 就OK了。然后将E:\xilinx_lib_me\edk\目录中的modelsim.ini文件中的[Library]下面的几行（很多行，各个IP都有自己的一个库）复制到ModelSim安装目录下的modelsim.ini的[Library]下面。


    命令行参数说明（可以跳过不看）：
    compedklib -o
    -X -exclude deprecated
    -X后面的目录是你存放ISE库的目录。
   

2）图像界面方式，ISE/EDK10.1.0X，Modelsim6.3se

图形化界面方式相对比较的简单，也是推荐使用的一种方式。打开EDK，选择Simulation-->Compile Simulation Libraries得到一个对话框，选择next。选择ModelSim，Next，选择Both VHDL and Verilog。