带异步预置功能的D发器的verilog描述，求助

koko

带异步预置功能的D发器的verilog描述，求助 [复制链接]

这种Ｄ触发器应该是很常见，功能也很简单的一种单元，但最近用verilog描述的时候却遇到了不少麻烦。
因为我对VHDL比较熟悉，所以用VHDL描述起来很简单，但我应用的地方必须用verilog写，对它又不太熟，所以请大家帮个忙。
vhdl代码如下：
library ieee;
use ieee.std_logic_1164.all;

entity dffr_ld is
    port (    D:    in std_logic;
        ld:    in std_logic;
        clk:　　　　in std_logic;
        nR:    in std_logic;
        D1:    in std_logic;
        Q:    out std_logic
        );
end dffr_ld;

architecture ver1 of dffr_ld is
    begin
   
    process(clk,D1,ld,nR)
        begin
        if nR='0' then
            Q<='0';
        elsif ld='1' then
            Q<=D1;
        elsif clk='1' and clk'event then
            Q<=D;
        end if;
    end process;
end ver1;

这样写应该没错吧，但是怎么写成verilog呢？

pmp_2008

没人理我呢？贴子发的位置不对？

wangkekill

primitive dffr_ld(Q,ld,clk,nR,D1)
        output                Q;
        input                ld,clk,nR,D1;
        reg                Q;

        table
        //        ld        clk        nR        D1        pre_Q        Q
                //异步复位
                ?        ?        0          ?  :        ?  :        0
                //异步预置
                1        ?        1          0  :        ?  :        0
                1        ?        1          1  :        ?  :        1       
                1        ?        1          x  :        ?  :        x
                //clk上升沿触发
                0        r        1          0  :         ?  :        0
                0        r        1          1  :         ?  :        1
                0        r        1          x  :         ?  :        x
                //保持
                0        ?        1        ?  :        ?  :        -
                0        f        1        ?  :         ?  :        -
        endtable
endprimitive

刚学，请多多指教

我上一谁呢

module        dffr_ld(Q,ld,clk,nR,D1)
        output                Q;
        input                ld,clk,nR,D1;
        reg                Q;

        initial         Q = 0;
        //异步清零
        always        @(nR)
                begin
                        if(nR == 0)
                                assign                Q = 0;
                        else
                                deassign        Q;
                end
        //异步置位
        always        @(ld)                 if(ld == 1 and nR == 1)         Q = D1;
        //clk触发
        always        @(posedge clk)        Q = D1;
endmodule