VHDL程序的一个小问题

linliuh

VHDL程序的一个小问题 [复制链接]

在下初学VHDL，下面是一个D触发器的VHDL代码，感觉没错，但是Quartus2在编译的时候总是不能成功，提示：
Error (10533): VHDL Wait Statement error at text.vhd(13): Wait Statement must contain condition clause with UNTIL keyword

PS：
1.我知道这个程序如果不用wait语句而是直接在PROCESS后面加敏感信号是可以的。我只是想知道我的这个程序哪里有问题。
2.如果把这个程序里面的wait on改成WAIT until(clk'EVENT AND clk='1')也是能够通过编译的
3.这个程序什么都不该如果编译时不选全编译（Full Compilation）而选择分析当前文档（Analyze Current File）的话，也是能通过的

请问为什么？
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY text IS
  PORT(clk,reset,d:IN STD_LOGIC;
       q:OUT STD_LOGIC);
END text;
ARCHITECTURE x OF text IS
BEGIN
   PROCESS  
      BEGIN
      WAIT ON clk;
      IF(clk'EVENT AND clk='1')THEN
         IF(reset='1')THEN
            q<='0';
         ELSE
            q<=d;
         END IF;
      END IF;
   END PROCESS;
END x;

wind518

像你这个问题,我也觉得很怪.但是对于初学者来说,只要会用一种方法就行!
一开始学习,不要搞的这么的细,你又不是专家.

dinglitao

像你这个问题,我也觉得很怪.但是对于初学者来说,只要会用一种方法就行!
一开始学习,不要搞的这么的细,你又不是专家.
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呵呵，谢谢楼上的回答。其实不是这样的，像我们初学者（尤其是自学）在学习过程中遇到的问题太多了。所以总是希望在网上能找到答案。如果得不到回答很郁闷的·

ljpronaldo

在一般的设计中 尽量避免process中使用wait语句
一般采用敏感变量的形式

这个错误产生的原因可能是因为clk并没有发生状态变化吧。
其实那条wait语句没有起到作用呀~~