VHDL问题

amountain

VHDL问题 [复制链接]

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY even2n IS
        PORT
        (
                inclk                : IN        STD_LOGIC;
                outclk        : OUT        STD_LOGIC
        );
END ENTITY even2n;

ARCHITECTURE a OF even2n IS
        SIGNAL clk_temp : STD_LOGIC;
BEGIN
    PROCESS(inclk)
       VARIABLE count : STD_LOGIC_VECTOR(2 DOWNTO 0);
       BEGIN
         IF inclk'event AND inclk='1' THEN
            IF count="100" THEN
               count:="000";
               clk_temp<=NOT clk_temp;
            ELSE count:=count+1;
            END IF;
            outclk<=clk_temp;
         END IF;
     END PROCESS;
  --   outclk<=clk_temp;
END a;


outclk<=clk_temp放在PROCESS里面为什么比clk_temp延迟了一个周期;

tjhm

对于非阻塞赋值，先进行等号右边数据的计算，在上跳沿到来时再赋给左边。且process的处理时间由敏感信号所激励，而其外的 coutclk<=clk_temp；不用对process的敏感信号做出反映，故快一个周期。

cashkan

简单的说，在process内部还是顺序执行的，而写在外部的那句outclk <= clk_temp;等同于一个进程，两者是同时进行的，所以没有延迟

baoaboo

是因为第一个上升沿进行了not clk_temp的计算了么
然后第二个才赋值，这种情况还有别的时候回出现么？
还有我想请教你一下什么是非阻塞赋值，谢谢

luyuanle

看一看综合后的RTL图就知道为什么会延一拍了。