6410运行在667频率！

yy0216

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wince6下，怎么才能使S3C6410运行到667的频率呢，改怎么配置，在“S3C6410_SEC_V1\OAL\INC\soc_cfg.h”中需要修改哪些？
当我调整到666时，直接编译不通，在“dvs.h”跳出错误。没有“#define TARGET_ARM_CLK    CLK_667MHz”，我自己定义了一个，且在“s3c6410.h”中也添加了，正在编译！

1. 
   
2. #define SYNCMODE        (TRUE)
   
3. 
   
4. //------------------------------------------------------------------------------
   
5. // Define : PRESET_CLOCK
   
6. //
   
7. // Use Predefined CLOCK SETTING.
   
8. //------------------------------------------------------------------------------
   
9. #define PRESET_CLOCK    (TRUE)
   
10. 
    
11. //------------------------------------------------------------------------------
    
12. // CPU Revision (S3C6410 has EVT0, EVT1)
    
13. //------------------------------------------------------------------------------
    
14. #define EVT0            (36410100)
    
15. #define EVT1            (36410101)
    
16. #define CPU_REVISION    (EVT1)
    
17. 
    
18. //------------------------------------------------------------------------------
    
19. // Predefined System Clock setting selection
    
20. // Here are samples for clock setting that already tested.
    
21. // For S3C410, ARM 533Mhz, SystemBus 133Mhz is recommended.
    
22. // This values is only used on Driver written in C
    
23. //------------------------------------------------------------------------------
    
24. 
    
25. #if PRESET_CLOCK
    
26. #define CLK_25MHz        25000000
    
27. #define CLK_50MHz        50000000
    
28. #define CLK_33_25MHz     33250000
    
29. #define CLK_66_5MHz      66500000
    
30. #define CLK_96MHz        96000000
    
31. #define CLK_100MHz       100000000
    
32. #define CLK_133MHz       133000000
    
33. #define CLK_1333MHz      133333333
    
34. #define CLK_133_2MHz     133200000
    
35. #define CLK_150MHz       150000000
    
36. #define CLK_200MHz       200000000
    
37. #define CLK_233MHz       233000000
    
38. #define CLK_266MHz       266000000
    
39. #define CLK_266_4MHz     266400000
    
40. #define CLK_300MHz       300000000
    
41. #define CLK_400MHz       400000000
    
42. #define CLK_450MHz       450000000
    
43. #define CLK_532MHz       532000000
    
44. #define CLK_600MHz       600000000
    
45. #define CLK_634MHz       634000000
    
46. #define CLK_1332MHz      1332000000
    
47. #define CLK_666MHz       666000000
    
48. #define CLK_667MHz       667000000
    
49. #define CLK_798MHz       798000000
    
50. #define CLK_800MHz       800000000
    
51. #define CLK_900MHz       900000000
    
52. 
    
53. // Change This Definition to choose BSP Clock !!! (and "s3c6410.inc")
    
54. //#define TARGET_ARM_CLK    CLK_66_5MHz                        //< Sync 66.5:66.5:66.5 HCLKx2=266
    
55. //#define TARGET_ARM_CLK    CLK_133MHz                        //< Sync 133:133:66.5 HCLKx2=266
    
56. //#define TARGET_ARM_CLK    CLK_266MHz                        //< Sync 266:133:66.5 HCLKx2=266
    
57. //#define TARGET_ARM_CLK    CLK_400MHz                        //< Async 400:100:50 HCLKx2=200
    
58. //#define TARGET_ARM_CLK    CLK_450MHz                        //< Sync 450:150:37.5 HCLKx2=300
    
59. #define TARGET_ARM_CLK    CLK_532MHz                        //< Sync 532:133:66.5 HCLKx2=266, Async is same
    
60. //#define TARGET_ARM_CLK    CLK_600MHz                        //< Sync 600:150:75 HCLKx2=300
    
61. //#define TARGET_ARM_CLK    CLK_666MHz                        //< Sync 666:133.2:66.6 HCLKx2=266.4, Async 666:133:66.5 HCLKx2=266
    
62. //#define TARGET_ARM_CLK    CLK_798MHz                        //< Sync 798:133:66.5  HCLKx2=266
    
63. //#define TARGET_ARM_CLK    CLK_800MHz                        //< Sync 800:133.33:33.33 HCLKx2=266.66, ASync 800:133:66.5  HCLKx2=266
    
64. //#define TARGET_ARM_CLK    CLK_900MHz                        //< Sync 900:150:75, HCLKx2=300
    
65. 
    
66. /// MPLL Setting
    
67. #if (TARGET_ARM_CLK == CLK_400MHz)
    
68. #define MPLL_CLK            (CLK_200MHz)
    
69. #else   // 532, 634, 666, 800, 900, 133, 266, 66.5
    
70. #define MPLL_CLK            (CLK_266MHz)
    
71. #endif
    
72. #define MPLL_DIV            2
    
73. #define S3C6410_DoutMPLL    (MPLL_CLK/MPLL_DIV)     // 100 Mhz or 133Mhz
    
74. 
    
75. 
    
76. #if (TARGET_ARM_CLK == CLK_666MHz && SYNCMODE) || (TARGET_ARM_CLK == CLK_450MHz) || (TARGET_ARM_CLK == CLK_266MHz)
    
77. #define APLL_CLK            (TARGET_ARM_CLK*2)
    
78. #elif (TARGET_ARM_CLK == CLK_133MHz)
    
79. #define APLL_CLK            (TARGET_ARM_CLK*4)
    
80. #elif (TARGET_ARM_CLK == CLK_66_5MHz)
    
81. #define APLL_CLK            (TARGET_ARM_CLK*8)
    
82. #else
    
83. #define APLL_CLK            (TARGET_ARM_CLK)
    
84. #endif
    
85. 
    
86. #if (TARGET_ARM_CLK == CLK_450MHz) || (TARGET_ARM_CLK == CLK_666MHz) || (TARGET_ARM_CLK == CLK_266MHz)
    
87. #define APLL_DIV            2
    
88. #elif (TARGET_ARM_CLK == CLK_133MHz)
    
89. #define APLL_DIV            4
    
90. #elif (TARGET_ARM_CLK == CLK_66_5MHz)
    
91. #define APLL_DIV            8
    
92. #else
    
93. #define APLL_DIV            1
    
94. #endif
    
95. #define HCLK_DIV            2
    
96. #if (TARGET_ARM_CLK == CLK_66_5MHz)
    
97. #define PCLK_DIV            2
    
98. #else
    
99. #define PCLK_DIV            4
    
100. #endif
     
101. 
     
102. 
     
103. /// APLL and A:H:P CLK configuration
     
104. #if (SYNCMODE)
     
105.     #if (TARGET_ARM_CLK == CLK_666MHz) && (CPU_REVISION == EVT1)
     
106.         #define HCLKx2_DIV          5    // sync
     
107.     #elif (TARGET_ARM_CLK == CLK_532MHz) || (TARGET_ARM_CLK == CLK_600MHz) || (TARGET_ARM_CLK == CLK_266MHz) || (TARGET_ARM_CLK == CLK_133MHz)
     
108.         #define HCLKx2_DIV          2    // sync   
     
109.     #elif (TARGET_ARM_CLK == CLK_798MHz) || (TARGET_ARM_CLK == CLK_900MHz) || (TARGET_ARM_CLK == CLK_450MHz) || (TARGET_ARM_CLK == CLK_800MHz)
     
110.         #define HCLKx2_DIV          3    // sync        
     
111.     #elif (TARGET_ARM_CLK == CLK_66_5MHz)
     
112.         #define HCLKx2_DIV          4    // sync
     
113.     #endif
     
114. #else   // 400Mhz, 532Mhz, 666Mhz
     
115. #define HCLKx2_DIV          1    // Async
     
116. #endif
     
117. 
     
118. #define S3C6410_ACLK        (APLL_CLK/APLL_DIV)           
     
119. 
     
120. #if (SYNCMODE)
     
121.     #define S3C6410_HCLKx2      (APLL_CLK/HCLKx2_DIV)     
     
122. #else
     
123.     #define S3C6410_HCLKx2      (MPLL_CLK/HCLKx2_DIV)
     
124. #endif
     
125. #define S3C6410_HCLK        (S3C6410_HCLKx2/HCLK_DIV)
     
126. #define S3C6410_PCLK        (S3C6410_HCLKx2/PCLK_DIV)
     
127. #else   // PRESET_CLOCK = FALSE
     
128. #define APLLVALUE    (((S3C6410_SYSCON_REG*)(S3C6410_BASE_REG_PA_SYSCON))->APLL_CON)
     
129. #define MPLLVALUE    (((S3C6410_SYSCON_REG*)(S3C6410_BASE_REG_PA_SYSCON))->MPLL_CON)
     
130. #define CLKDIV      (((S3C6410_SYSCON_REG*)(S3C6410_BASE_REG_PA_SYSCON))->CLKD_IV0)
     
131. 
     
132. 
     
133. 
     
134. #endif  // PRESET_CLOCK
     
135. 
     
136. 
     
137. //------------------------------------------------------------------------------
     
138. // SMDK6410 EPLL Output Frequency
     
139. //------------------------------------------------------------------------------
     
140. //#define S3C6410_ECLK        (CLK_96MHz)        // 96 MHz         for USB Host, SD/HSMMC..
     
141. #define S3C6410_ECLK        (84666667)        // 84,666,667 Hz     for IIS Sampling Rate 44.1 KHz (384fs)
     
142. //#define S3C6410_ECLK        (92160000)        // 92,160,000 Hz     for IIS Sampling Rate 48 KHz (384fs)
     
143. 
     

复制代码

yangxiaoma123

怎么没人来看啊

lxl341222

要修改PLL的配置，bootlaoder，OAL都要修改。

kakashi2010

spec上说的是需要1.2V电压的，具体软件需要怎么配置，不太懂，学习。

lifengyunwan

关键是该怎么改呢，有没有哪位兄弟实现了的啊

ersuo4s

bootlaoder，OAL都要修改吧，你可以参考其它是怎么实现的？

faulkner

1G都可以跑起来了。。。

lianshi007

做个记号.

esvive

晚上再来

mingjing

好像还需要更改s3c6410.inc文件中的内容吧

wsmgyp

是滴，要一致嘛，不知道还有没有其他的相关文件，很头疼的！

mimi

从532MHz->666MHz需要修改s3c6410.inc和soc_cfg.h文件，其他不需要修改。除非你的BSP有问题。

qdjxll

引用 12 楼 lh806732 的回复:
从532MHz->666MHz需要修改s3c6410.inc和soc_cfg.h文件，其他不需要修改。除非你的BSP有问题。

只有更改到666的时候才需要修改s3c6410.inc吗，但是我查看了一下，这个inc里面使用的是533.
是否可以不用修改，想再次确认一下，等会儿编译试试。

当6410运行在667的时候，使用什么才能看到这个呢。或者是需要怎么写个软件

谢谢

woshisaochenwen

编译是能正常编译通过，但是少些上去之后不能正常运行，串口输出是乱码。并且一直停在开机画面上，不能进入系统，开机画面的滚动条任然在滚动。

我没有重新烧写bootloader。

iaoun2001

667跑起来了
不过不知道是不是真的运行在667了，只是启动时串口调试输出为667了

zshfeng

需要更改s3c6410.inc文件，要重新编译和重新烧写bootloader 。

liyi885

这个地方调试输出显示ARMCLK已经是667了，难道是假像？
有没有什么办法验证
谢谢

lawly

学习了

lslsino

手册中有计算时钟的公式，你计算一下就行了。。。。。。。。。
把PLL和分频寄存器值打印出来。。。。。
印象中，修改俩个头文件就行了。。。。。。。。
比较简单的。。。。。。。。。。

czttranslator

那个INC文件有什么用？
谢谢