16位加法器中如何预测进位，提高运算速度啊？

starlight

16位加法器中如何预测进位，提高运算速度啊？ [复制链接]

如题。

崔泽世

不好意思，我不懂

Applent

你不需要管这些呀，综合软件自会根椐时序要求打散加法器。

fjz0000

用什么东西做加法器？

zwicky

我想了解FPGA低层的一些做法.不是现成的库调用

flyaround

FPGA永远都是串行进位的。FPGA的连接线较长，打散加发起使其并行化会导致大量的local wire连接。local wire的连接较慢，导致加发器的延时反而增大。FPGA一般会在slice里面专门做一个异或门作为1-bit加发器的进位判断。然后这个异或门的输出通过特殊的进位线连接到相邻的slice.
对于Xilinx FPGA 4个slice相邻层两个CLB，进位线为特殊线路，不经过GRM，全局连接矩阵，自然速度很快。
这些假设对于ASIC都是不成立的，所以ASIC的综合软件仍然会打散加法器来减小延时。
你再想了解仔细一点，直接自己做一个，用fpga_editor打开自己看看layout(ISE)。
你问问题要清楚一点才好，我都没看出来你在说FPGA。

xzhy

引用 5 楼 benjaminweber 的回复:
FPGA永远都是串行进位的。FPGA的连接线较长，打散加发起使其并行化会导致大量的local wire连接。local wire的连接较慢，导致加发器的延时反而增大。FPGA一般会在slice里面专门做一个异或门作为1-bit加发器的进位判断。然后这个异或门的输出通过特殊的进位线连接到相邻的slice.
对于Xilinx FPGA 4个slice相邻层两个CLB，进位线为特殊线路，不经过GRM，全局连接矩阵，自然速度很快。
这些假设对于ASIC都是不成立的，所以ASIC的综…

谢谢，我只是个刚从软件转过来的，很多东西只略知皮毛，打算先做逻辑上的东西，问题没问明白