请问vhdl语言中用逻辑表达式能让输出信号变成高阻态吗？

tpcore

请问vhdl语言中用逻辑表达式能让输出信号变成高阻态吗？ [复制链接]

老师留的作业让用行为级来描述……但是用逻辑表达式怎么表示高阻态呢？谢谢啦

halien

z表示高阻，一般会综合成3态门，verlog是这样的，vhdl很久没用了，估计也一样。

qiao0504

哦,谢谢哦,今天老师讲了一下,原来结构级的意思是要用元件例化……

tianhj2001

是不是说(0,1,Z)......?
....
port(....: in std_logic;
        d: out std logic);
....
        d<='Z';
....
继续关注中

xy2002

这一版块，太没人气了，是不是大家都成大侠了

如果成大侠了，也常回家看看嘛，家里太冷清了

据说努力顶帖也是一种美德，但我只想大家常回家看看

毕竟每天都有新手需要帮忙，而我能帮的只能是把帖子顶起来

liangxu

VHDL中 std_logic 实际上是一个九态逻辑。也就是它有九种状态。
其中0、1、-、Z是可综合的4种状态。Z就是高阻态·

fengyq411

UP

wtf

我也想知道，正在找這方面的資料~~~~~