求助！VHDL新手请教一些问题

janeyqian

求助！VHDL新手请教一些问题 [复制链接]

问一下：是把程序编号了以后按 start compilation 么？
　　有没有介绍怎么使用Quartus II 7.2 软件 的好一点的书啊？我在网上找了很多，很少，有些是英文版的~看不懂啊~恩~我是自学的，全靠自己摸索着用那软件，以后我就经常来这里请教了~先谢谢了~

Quartus II 7.2这个到底应该怎么用啊？
我编好的程序应该没有错啊~
怎么运行就有错呢？
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity add is
  port(in1 : in bit_vector;
       in2 : in bit_vector;
       cnt1 : bit;
       pout : out bit_vector);
end add;
architecture func of add is
begin
  process(cnt1)
      begin
         if(cnt1='1') then   pout <= in1+in2;
         end if;
  end process;
end func;



Error (10327): VHDL error at add.vhd(14): can't determine definition of operator ""+"" -- found 0 possible definitions
Error: Quartus II Analysis & Synthesis was unsuccessful. 1 error, 0 warnings
        Info: Allocated 151 megabytes of memory during processing
        Error: Processing ended: Wed Oct 01 14:15:52 2008
        Error: Elapsed time: 00:00:01
Error: Quartus II Full Compilation was unsuccessful. 1 error, 0 warnings


请高手帮下忙~写写~~~

gzmslinzy

路过，只帮顶了。

bearmeng

我一般用std_logic,很少用bit。刚才把你那个改了一下，编译通过了，供参考一下下



library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity add is
  port(in1 : in std_logic_vector(2 downto 0);  //得注明是多少位的，以三位为例
      in2 : in std_logic_vector(2 downto 0);
      cnt1 : in std_logic;   //此处我觉得就是输入吧。不过没有in也可通过。
      pout : out std_logic_vector(2 downto 0)
      );
end add;
architecture func of add is
begin
  process(cnt1)
      begin
        if(cnt1='1') then  pout <= in1+in2;
        end if;
  end process;
end func;

wfiu

查查手册，看看bit_vector是否支持+运算。。。