VHDL问题

xxaiyj1

VHDL问题 [复制链接]

在PROCESS中，这个PROCESS是

TYPE state IS (s0,s1,s2);
SIGNAL current_state,next_state,pro:state;
process(current_state)

在case语句中为pro赋值(值为state0或1或2)，可是到了下一个上升沿，这个值就不存在了，无法持续，这是为什么？请教


case current_state is

when state0 => ..... pro<=state0;
when state1 => .....
when state2 => .....

end process;


process(clk)

if clk'event and clk='1' then

current_state <=next_state;

end if;

end process;

cscsunny

??

minggao

敏感变量有问题
要改成clk

toyla

next_state是什么？
似乎没有值啊

jeff1115

整个代码我没有写完整出来，想问问这个错误的原因，我一会把完整的给你们，谢谢了，帮我看看