紧急求解使用VHDL写的1:2分配器的错误提示

joalin

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没有出现错误的代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FEN2 IS
PORT(
MUX5_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
LED_B,WB: IN STD_LOGIC;
OUT_MUX3,OUT_PUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END FEN2;
ARCHITECTURE A OF FEN2 IS
BEGIN
PROCESS(LED_B,WB)
BEGIN
IF(LED_B='0' AND WB='0') THEN
OUT_PUT<=MUX5_IN;
ELSE
OUT_MUX3<=MUX5_IN;
END IF;
END PROCESS;
END A;

复制代码

当我把多余的信号WB从该程序中去掉之后，则编译出现如下错误：
else clause following a clock edge must hold the state of signal "OUT_MUX3"。

该程序的编译使用的是MAX+plus II 10.0 BASELINE。

这是什么原因？请高手指教！谢谢您！

li_dm528

你是怎么去掉的？
敏感列表去掉WB了么？
PROCESS(LED_B,WB)
这里面的WB要去掉

ewintec

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