用VHDL设计一个倒计时计数器，预置一个四位十进制数

feixue112

用VHDL设计一个倒计时计数器，预置一个四位十进制数 [复制链接]

有冇朋友EDA编程叻噶？？帮帮手啊·~~   
    用VHDL设计一个倒计时计数器，预置一个四位十进制数，每个时钟脉冲到来减1，减到0即停止，发出时间到的报警信号。报警时，用50hz驱动蜂鸣器，发出报警声音。只提供一个1khz信号的时钟信号。（即要求设计分频器分别得到计时用的1hz和报警用的50hz）
要求：必须给出源程序，和必要的原理说明和仿真图（对仿真图也要做必要的说明）。所有程序必须是编译通过的源程序。
会的朋友请CQ好吗？？或者有人的朋友编程厉害的，帮忙传一下好吗？？？感激不尽~~~

Hellenlee

喃要做毕业设计么？
怎么才开始找人帮忙啊？