请帮我看一下这个简单的VHDL语言到底哪里出错了，谢谢啦

xliqi2000

请帮我看一下这个简单的VHDL语言到底哪里出错了，谢谢啦 [复制链接]

library ieee;
use ieee.std_logic_1164.all;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity SCCB is
        port( GCLK: IN std_logic;
                  SIOC : OUT std_logic;
                  SIOD : out std_logic
        );
end SCCB;

ARCHITECTURE RTL OF SCCB IS

component div50
        port( clk : in std_logic;
                  div50 :out std_logic
        );
end component;
       
        CONSTANT DATA_REG : STD_LOGIC_VECTOR :="10110011111011101";
        SIGNAL SD : STD_LOGIC;
        BEGIN
               
        PROCESS(gclk)       
        variable i:integer:=0;
        BEGIN
                sioc<='1';
                sd<='1';
                sd<='0';
        div1: div50 port map(clk=>gclk,div50=>sioc);
                if(sioc'event and sioc='0') then
                        if i<17 then
                         sd<=data_reg(i);        i:=i+1;
                end if;
                end if;
        end process;
       
        siod<=sd;
       

END RTL;
       
Error (10500): VHDL syntax error at SCCB.vhd(30) near text "port";  expecting "(", or "'", or "."
        Error (10500): VHDL syntax error at SCCB.vhd(30) near text ";";  expecting ":=", or "<="

请帮我看一下到底是哪里出错了呀！

cdqd

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