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国产Tang Primer 25K测评使用高云SDRAM的ip核驱动官方的SDRAM扩展板 碰到的问题 [复制链接]

本帖最后由 学学学学学学学 于 2024-3-4 21:36 编辑

  1. 之前另买了官方的SDRAM开发板,发现高云有SDRAM的IP核,于是打算使用ip核,并为它写个控制器模块,简单显示一张图片,我这里选用了一张彩条图片类似如下

            image.png  

  2. 然后我用高云官方给的例子就进行测试,我使用SDRAM Controller GW2AR-18 RefDesign参考设计工程进行简单的参数适配后,就下载进行观察,得到波形图如下:

            dad796e4a351f08eee396055507a3ce.png  

            发现写入SDRAM的数据和从SDRAM读出的数据不一致,读出的数据只有首位数据与输入数据一致,且每次从SDRAM自动读出的数据只有一个数据,其持续时间为总突发数据长度,这跟我看的高云的的IP使用手册上的用户读写时序图并不一致

  3. 高云用户手册波形如下:显然并不一致,并且相差明显

            image.png image.png

IP核的参数我设置如下:
sdram_clk  /  sdrc_clk =100MHz,
CAS  = 4'd2T_WR = 4'd2
T_MRD= 4'd2
T_RP = 4'd1
T_RCD= 4'd1
T_RC = 4'd4

DATA_WIDTH = 16ROW_WIDTH = 13,
COL_WIDTH = 8,
BANK_WIDTH = 2,

  1. 现在主要怀疑SDRM芯片坏了。。。。(因为我确实脑抽,把它反插过),或者官方的SDRAM的IP核没法驱动型号为W9825G6KH-6的SDRAM芯片,或者高云官方的参考例程效果本如我下载后抓取的那样,没法读写连续数据,那又该如何改?我尝试了改了几次都没办法。

 

  1. 想求助有没有朋友手里也有这个开发板和SDRAM扩展板的?用软件抓取数据看看是否与我一致?


  2.  

 

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本帖最后由 guczw 于 2024-8-31 17:02 编辑 sdram_clk  ,  sdrc_clk ,需要在PLL里设置I_sdrc_clk相位,例如22.5度,两者形成相位差:“SDRAM 控制器在高速率工作时,需要通过调整I_sdrc_clk 相位来满足SDRAM 侧读写信号的建立/保持时间。”   详情 回复 发表于 2024-8-31 17:00

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五彩晶圆(高级)

怀疑SDRM芯片坏了,,,

问题是怎么会坏了呢什么原因,以后可避免,,

帮楼主顶顶


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你是用18的例程改成25的 过程中有可能会配置出错 可以吧改好的例程发出来看看其他有这个板子的网友能不能帮你试一下,另外也可以买一个SDRAM换上试试 看是不是插反这把它弄坏了


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SDRAM板子有点贵,学生党不舍得轻易判定,我发一发程序    详情 回复 发表于 2024-3-5 22:12

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littleshrimp 发表于 2024-3-5 16:29 你是用18的例程改成25的 过程中有可能会配置出错 可以吧改好的例程发出来看看其他有这个板子的网 ...

SDRAM板子有点贵,学生党不舍得轻易判定,我发一发程序

 

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W9825G6KH-6某宝2.5元包邮  详情 回复 发表于 2024-3-6 09:12

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一粒金砂(中级)

可以做个实验,写入的数据直到busy被拉起来之前一直保持变化,然后看看实际读出来的结果如何。

再问一句,IP核的时序参数是官方给的吗?

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我上面贴的那种抓取的图有这样的情况,参数是官方给的一个例程里的参数,不过那个例程没使用ip,直接写的驱动。我尝试过使用官方默认的参数,也是没有用  详情 回复 发表于 2024-3-6 10:18

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学学学学学学学 发表于 2024-3-5 22:12 SDRAM板子有点贵,学生党不舍得轻易判定,我发一发程序  

W9825G6KH-6某宝2.5元包邮



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一粒金砂(中级)

viva_xin 发表于 2024-3-5 22:26 可以做个实验,写入的数据直到busy被拉起来之前一直保持变化,然后看看实际读出来的结果如何。 再问一句 ...

我上面贴的那种抓取的图有这样的情况,参数是官方给的一个例程里的参数,不过那个例程没使用ip,直接写的驱动。我尝试过使用官方默认的参数,也是没有用


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一粒金砂(初级)

本帖最后由 guczw 于 2024-8-31 17:02 编辑

sdram_clk  ,  sdrc_clk ,需要在PLL里设置I_sdrc_clk相位,例如22.5度,两者形成相位差:“SDRAM 控制器在高速率工作时,需要通过调整I_sdrc_clk 相位来满足SDRAM 侧读写信号的建立/保持时间。”


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