请教quartus中的问题

yy230

请教quartus中的问题 [复制链接]

module add_4(X, Y, Sum, C);
input[3:0]  X, Y;
output[3:0]  Sum;
output C;


assign  {C,  Sum} =X + Y;

endmodule

我先新建工程 file— new project wizard.工程名与实体名相同。两个名字都用实体名。family选择的是cyclone 2 ， device选择的是EP2C70F896C6我然后其余都没设计
2 新建VHDL文本 file— new ，编写verilog后保存即可 ，文件名与实体名相同（已默认）。
   3 编译。

我已经编译好了，我现在想看我编译直接生成的元器件和引脚，应该在哪里查看呀？哪个页面下看到？请告诉我具体的步骤

jp19848

我已近解决了

王增

我已经解决了O(∩_∩)O哈哈~