肯求高手进！关于CPLD的逻辑电路的设计

goodxinna · 发表于 2009-12-16 15:09

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我的问题是这样的，我要用CPLD设计几个逻辑模块，完成这样的功能：主要是来处理两个只有很短时间间隔的脉冲信号，用CPLD来记下这两个信号的时间间隔，并把这个时间t通过USB接口芯片传给上位机。请问我这CPLD中的逻辑电路模块：计时数模块控制模块于USB的通信模块，应该怎么设计！
在这里希望能得到大家的帮助！我对CPLD的了解很少，大概也就一两个星期，是因为做的这个东西要求时钟频率比较高（精度要求高）所以就选择了CPLD。所以在这里恳求高手们来给点思路，或说说我这具体改怎么做啊，最好是能提供CPLD有关我要的资料！
在这里先谢谢大家了！希望能得到大家的帮助！谢谢了！

heqingyun123456

帮顶下，学习下

ThankGod · 发表于2009-12-10 09:37

期待中！

一路阳光 · 发表于2009-12-10 13:29

与非门触发器、或非门触发器它们的触发是上升沿还是下降沿。主从触发器等基础电路。你的问题几句话可是说不明白的。

Abrolex · 发表于2009-12-10 17:31

CPLD里设计一个计数器（可清零），短时间间隔给它一个计数周期，计数另一个时钟，单片机把计数器计数读出来，送USB

doob · 发表于2009-12-10 18:11

引用 3 楼 bigbat 的回复:
与非门触发器、或非门触发器它们的触发是上升沿还是下降沿。主从触发器等基础电路。你的问题几句话可是说不明白的。

嗨我想也是，就是想如果有高手来指点指点哪该多好！

elton0296 · 发表于2009-12-11 10:48

用高速时钟采样脉冲信号，用一个2位的移位寄存器一直移位，检测到一个“01”值时，表示检测到上升沿，开始计数一直到信号回到低电平。接收到连续2个这样的脉冲后启动，USB进程向上位机上传数据。
这样做有一个缺点，对脉冲宽度计算的精确度以来采样时钟的频率。

djzi_520 · 发表于2009-12-11 21:33

同感，我在做HDLC

hufangger · 发表于2009-12-16 15:09

很久以前给别人做过脉冲间隔测试
HDLC控制器也做过，已经实用

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